Susana Canel

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Curso VHDL.V139. Transmisión serie UART RS-232. Análisis: ahorro de hardware. RTL y Technology Map.
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Curso VHDL.V138. Optimización: transmisor de la UART RS-232. Descripción, testbench y simulación.
435 views | 2021-04-23
Curso VHDL.V137. Optimización del hardware: UART RS-232 a 115200bps. Simulación. Ejecución plaqueta.
394 views | 2021-04-23
Curso VHDL.V136. Optimización: receptor de la UART RS-232. Descripción, testbench y simulación.
638 views | 2021-04-23
Curso VHDL.V135.Testbench: receptor, UART RS-232. Relación: baud-rate/muestreo. Solución. Simulación
416 views | 2021-04-23
Curso VHDL.V134. Descripción: receptor de la UART-RS232, baud rate. Circuito sintetizado. Ejecución.
1,137 views | 2021-04-23
Curso VHDL.V133. Testbench: transmisor de la UART RS-232 enviando un mensaje. Simulación con GTKWave
422 views | 2021-04-23
Curso VHDL.V132.Transmitiendo un mensaje, RS232, desde el circuito sintetizado a la PC. Descripción.
770 views | 2021-04-23
Curso VHDL.V131 Parte final. Transmisor UART RS-232. Uso cable HL-340. Terminal PuTTY.
507 views | 2021-04-23
Curso VHDL.V131. Trasmisor de la UART RS-232. Prueba transmitiendo de la plaqueta a la computadora.
1,621 views | 2021-04-23
Curso VHDL.V22. Descripción: memoria estática, asincrónica con bus de datos bidireccional, SRAM.
3,064 views | 2021-04-23
Curso VHDL.V130. Simulación de la memoria SRAM estática, sincrónica, con bus bidireccional. Script.
267 views | 2021-04-23
Curso VHDL.V129. Testbench memoria SRAM estática, sincrónica, bus bidireccional. Usa procedimientos.
1,423 views | 2021-04-23
Curso VHDL.V128. Descripción: memoria estática sincrónica con bus de datos bidireccional, SRAM. DE1.
625 views | 2021-04-23
Curso VHDL.V127. Descripción de una memoria estática, sincrónica, SRAM. Ejecución en la plaqueta DE1
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Curso VHDL.V126.Diseño estructural, sum.serie, div. frec, antirrebote, conversores bin2BCD, BCD-7seg
194 views | 2021-04-23
Curso VHDL.V125. Diseño estructural: divisor de frecuencia, antirrebote, sumador serie. Ejecución.
290 views | 2021-04-23
Curso VHDL.V124. Descripción como máquina de estado, testbench y simulación de un sumador serie.
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Curso VHDL.V123. Testbench del 1er. bloque del sumador serie. Análisis de la simulación.
243 views | 2021-04-23
Curso VHDL.V122. 1era.Parte: diseño estructural sincrónico, sumador serie. Ejecución en la plaqueta.
379 views | 2021-04-23
Curso VHDL.V121. Divisor de frecuencia, genera dos frecuencias, 200Hz y 1Hz. Ejecución en plaqueta.
3,279 views | 2021-04-23
Curso VHDL.V120. Testbench del sumador serie usado para generar la tabla del 7. Graba un archivo.
184 views | 2021-04-23
Curso VHDL.V119. Testbench. Uso de procedimientos. Declaración en package. Diferencias con funciones
383 views | 2021-04-23
Curso VHDL.V118. Declarando una función en un package y compilando todo con GHDL y con ModelSim.
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Curso VHDL.V117. Testbench con una función declarada dentro del código.
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Curso VHDL.V116. Testbench: que usa archivos y datos string y std_logic_vector. Conversión de datos.
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Curso VHDL.V115. Testbench: archivos con datos de tipo bit_vector, problemas detectados.
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Curso VHDL.V114. Utilizando el shell Bash para generar el archivo de entrada al testbench.
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Curso VHDL.V113. Testbench. Genera archivo de salida de formato compatible con planilla electrónica.
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Curso VHDL.V112. Testbench manejo de archivos, 2da. parte. Poniendo prolijo el archivo de salida.
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